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【可编程器件】请教，关于verilog程序不稳定的原因

写的一个Verilog程序，代码稍微动一下，实现的功能不变，比如1、一个逻辑与由子模块从挪出放到主程序里，其中的一部分管脚输出就变了，再如2、将一些注释之类的去掉，逻辑运算符等运算符的两侧留的空格去掉，重新编译结果又变了，是什么原因？...

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