#1 楼主：串并转换的例子,请大家指错 
贴子发表于：2008-7-5 21:19:20
module stop(dataout,clk,datain);
output[7:0] dataout;
input datain;
input clk;
reg[7:0] dataout;
reg[7:0] mem;
reg[3:0] i,j,k;
initial
begin
i<=0;
j<=0;
end
always @(negedge clk)
begin
if(j==7)
begin
j<=0;
k<=1;
end
else
begin
j<=j+1;
k<=0;
end
end
always @(posedge clk)
begin
mem[0]<=datain;
for(i=0;i>=6;i=i+1)
begin
mem[i+1]<=mem[i];
end
end
always @(posedge k)
begin
dataout<=mem;
end
endmodule
信号出来老是不对啊,请大家指错,谢谢
#2 for语句的循环条件错了
贴子回复于：2008-7-5 22:03:02
for循环条件改成i<=6，就可以了，我仿真过的。