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介绍:     在实践中学习,在实践中思考,在实践中总结,在实践中提高;也许,在特权同学的原创博文中会有一些不成熟的思考和文字,也非常期待各路好手分享自己的看法和见解,特权在此先谢过了!~_~
    你们必认识真理,真理必叫你们得以自由。And you shall know the truth, and the truth shall set you free. ----John 8:32
 
在成功的时候我学习谦虚
在失败的时候我学习坚毅
在快乐的时候我学习节制
在痛苦的时候我学习忍耐
在愤怒的时候我学习冷静
在害怕的时候我学习勇敢
在焦虑的时候我学习乐观
在迷惑的时候我学习分析
在犹豫的时候我学习
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【博客大赛】BJ-EPM CPLD入门套件VHDL例程5  [CPLD/FPGA] 发布时间:2012-05-04 09:46:16    
--  Filename ﹕  MUX16.vhd--  Author  ﹕ wuhouhang --  Description ﹕ 16位无符号数的乘法运算library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity MUX16 is port(  Clk: in ......
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【博客大赛】BJ-EPM CPLD入门套件VHDL例程4  [CPLD/FPGA] 发布时间:2012-04-24 20:53:36    
--  Filename ﹕  LED_SEG7.vhd--  Author  ﹕ wuhouhang --  Description ﹕ 2位数码管每隔640ms从0-F循环递增显示library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity LED_SEG7 is port(&nbs......
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【博客大赛】BJ-EPM CPLD入门套件VHDL例程3  [CPLD/FPGA] 发布时间:2012-04-21 10:50:28    
--  Filename ﹕  SW_DEBOUNCE.vhd--  Author  ﹕ wuhouhang --  Description ﹕ 三个独立按键控制四个LED流水灯工作/停止或者左移/右移library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity JOHNSON is p......
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【博客大赛】FPGA工程师:持守梦想or屈于现实  [CPLD/FPGA] 发布时间:2012-04-18 19:06:35    
FPGA工程师:持守梦想or屈于现实——2012-04-02于海拔6km之上         昨晚无意间看到一段新闻频道对最近炒得火热的“史上最年轻教授”的专访,倒是他的一位同学对于梦想的“现实版”解说颇有些耐人寻味。大体意思是说“拼了老命考上一所梦寐以求的大学,父母辛辛苦苦交了学费,我们却挑了最容易的学分拿,为了求得一份好工作我们都已经失去了对梦想的追逐&rdquo......
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【博客大赛】BJ-EPM CPLD入门套件VHDL例程2  [CPLD/FPGA] 发布时间:2012-04-14 17:32:57    
BJ-EPM套件:http://item.taobao.com/item.htm?id=6733842901& --  Filename ﹕  SW_DEBOUNCE.vhd--  Author  ﹕ wuhouhang --  Description ﹕ 三个独立按键控制LED灯亮灭library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use I......
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【博客大赛】BJ-EPM CPLD入门套件VHDL例程1  [CPLD/FPGA] 发布时间:2012-04-11 20:41:03    
BJ-EPM套件:http://item.taobao.com/item.htm?id=6733842901& --  Filename ﹕  CLKDIV.vhd--  Author  ﹕ wuhouhang --  Description ﹕ 分频计数器,50MHz时钟做分频后的50%占空比方波驱动蜂鸣器发声--  参考网址: http://wenku.baidu.com/view/fc10a00f79563......
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【博客大赛】工程移植还看模块划分  [CPLD/FPGA] 发布时间:2012-03-30 11:14:14    
工程移植还看模块划分         越是接触客户越是对“客户的需求是五花八门的”这句话感触良深。两年来没少花心血作出了一系列我们所谓的“标准品”,多少也还是获得了一些在我们这个行业里称之为“系统集成商”们的认可和嘉许,尤其是目前手头唯一有些差异化卖点的串口控制视频带图像和字符叠加的模块。从两年前开始第一台样机的原型开发到现在逐步的优化成型,细数目前拿了样机或是有个非常小批量订单......
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【博客大赛】Nexys3学习手记8:FT232之高速UART(2)  [CPLD/FPGA] 发布时间:2012-03-24 16:45:58    
        接下来要看软件的了,打开SDK并定位Workspace到本实例工程的SDK_workspace目录下。我们点击mysoc_hw_platform目录下的system.xml,此时发现并没有出现axi_uartlite_0这个新外设,说明目前的软件工程并没有实时的更新当前硬件工程的信息。 图7 查看system.xml         显然,目前情况下我们无......
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【博客大赛】Nexys3学习手记8:FT232之高速UART(1)  [CPLD/FPGA] 发布时间:2012-03-18 21:30:14    
Nexys3学习手记8:FT232之高速UART         继续上一节的工程,这里要接着在XPS上扩展一个UART外设,配合板载的USB2UART芯片FT232R做个高速串口传输测试。         首先打开上一个ISE工程,然后双击顶层模块下的mycpu模块即可开启硬件开发平台XPS,如图1所示。 图1 点击进入XPS   ......
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【博客大赛】Nexys3学习手记7:MicroBlaze小试牛刀(2)  [CPLD/FPGA] 发布时间:2012-03-16 13:03:22    
         接着我们来看看Ports部分,如图11所示。这里展开External Ports便是该系统所有需要与外部进行直接隐射的管脚。LEDS_TRI_O便是8个连接到板上指示灯的信号,RESET是低电平有效的复位信号,而CLK_N和CLK_P是一对100MHz输入的差分信号。由于我们的外部输入100MHz时钟不是差分的,而是单时钟接口,因此需要简单的做些修改。       ......
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